現有研究的實驗結果通常是在軟件中加入器件特性而仿真獲得的，在軟件仿真中忽略某些非理想特性會使預測結果過分樂觀。與之前工作不同的是，本文報道的結果均在硬件上測量獲得。硬件-算法的協同優化方案包含模型驅動芯片校準技術（model-driven chip calibration）、抗噪聲網絡訓練與模擬權重編程技術（noise-resilient neural-network training and analogue weight programming）、環漸進式模型微調技術（chip-in-the-loop progressive model fine-tuning）。模型驅動芯片校準技術利用真實的權重與輸入數據，對輸入電壓幅度、ADC偏移量等條件進行校準；抗噪聲網絡訓練與模擬權重編程技術采用添加高斯噪聲的非量化權重訓練網絡，并在憶阻器陣列中直接存儲高精度的權值，提升權重存儲密度與推理準確率；環漸進式模型微調技術通過每次僅部署一層網絡權重，并利用硬件的輸出結果，在軟件上對后續網絡層進行訓練，從而對當前編程層的非理想性進行補償。
NeuRRAM系統具有數據流可重構的TNSA架構、電壓模神經元電路、算法-硬件協同優化方案，在多個人工智能任務中實現了與軟件結果相當的推理準確率。通過在全部硬件設計層次上進行創新，NeuRRAM提高了現有憶阻器存算一體系統的能效、靈活性和準確性，其優化思路可以廣泛應用于其他非易失存儲器的設計中。隨著阻變存儲器的內存容量不斷增加，這種協同優化方案將顯著提升邊緣設備的性能、效率和通用性，讓云端任務在邊緣端的部署成為可能。
該項成果由清華大學、斯坦福大學與UCSD合作完成，清華大學集成電路學院的吳華強教授和高濱教授是本文的共同通訊作者。集成電路高精尖創新中心工程師吳大斌與清華大學集成電路學院已畢業博士生章文強參與完成了主要電路設計、器件優化與芯片集成工藝的研究工作。清華大學錢鶴、吳華強團隊長期從事憶阻器存算一體技術的相關研究，在器件集成和芯片設計等方面取得了多項突破性進展，曾在2020年ISSCC上發表了國際*基于模擬型憶阻器的全系統集成存算一體芯片，并在同年《自然》期刊發表了國際*多憶阻器陣列的存算一體芯片，并在持續探索先進工藝下的憶阻器集成技術。
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